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Korean Institute of Information Scientists and Engineers 정보과학회논문지 : 시스템 및 이론 정보과학회논문지 : 시스템 및 이론 제34권 제1ㆍ2호
발행연도
2007.2
수록면
84 - 92 (9page)

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본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.
#연결선 지연 고장 #시스템 온 칩 #IEEE 1149.1 #IEEE 1500 #다중 클럭 #Interconnect Delay Fault #SoC #Multiple Clocks

목차

요약
Abstract
1. 서론
2. IEEE Boundary Scan and Interconnect Testing
3. IDFT in Boards with IEEE 1149.1
4. IDFT in SoCs with IEEE 1500
5. Design Experiment and Comparative Analysis
6. Conclusions
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