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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第44卷 第11號
발행연도
2007.11
수록면
65 - 73 (9page)

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이 논문의 연구 히스토리 (2)

2007

저비용 SoC 테스트를 위한 IEEE 1500 래퍼 및 테스트 제어
이현빈 ,  김진규 ,  정태진 외 1명 전자공학회논문지-SD 2007.11 학술저널
저비용 SoC 테스트를 위한 IEEE 1500 래퍼 설계
이현빈 ,  김진규 ,  이준섭 외 2명 대한전자공학회 학술대회 2007.05 학술대회자료

초록· 키워드

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본 논문에서는 저비용 SoC 테스트를 위한 테스트 설계 기술에 대해서 다룬다. IEEE 1500 랩드 코어를 SoC TAP (Test Access Port) 을 통하여 스캔 테스트를 수행하는 방법을 제시하고, 지연고장 테스트를 위한 테스트 클럭 생성회로를 설계한다. TAP의 신호만을 이용하여 SoC 테스트를 수행함으로써 테스트 핀 수를 줄일 수 있고, SoC 내부의 회로를 사용하여 지연고장 테스트를 수행함으로써 저가의 테스트 장비를 사용할 수 있다. 실험을 통하여 제시한 방식의 효율성을 평가하고, 서로 다른 주파수의 클럭을 사용하는 여러 코어의 지연고장 테스트를 동시에 수행 할 수 있음을 확인한다.
#Design for test #IEEE 1149.1 #IEEE 1500 #at-speed test #System-on-chip

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. IEEE 1500 래퍼와 TAM
Ⅲ. 저비용 SoC 테스트를 위한 DFT
Ⅳ. 실험 결과
Ⅴ. 결론
참고문헌
저자소개

참고문헌 (17)

참고문헌 신청
1. [학술지(정기간행물)] - / 2005 / DFT for Low Cost SOC Test : 451 ~ google schola 2. [학술지(정기간행물)] - / 2005 / Analysis and Evaluation of Multisite Testing for VLSI 54 : 1770 ~ 1778 google schola 3. [학술지(정기간행물)] - / 2001 / Enhanced Reduced Pin-Count Test for Full-Scan Design : 738 ~ 747 google schola 4. [학술지(정기간행물)] - / 2005 / Achieving High Test Quality with Reduced Pin Count Testing : 312 ~ 317 google schola 5. [학술지(정기간행물)] - / 2005 / Logic Design for On-Chip Test Clock Generation - Implementation Details and Impact on Delay Test Quality google schola

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