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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.5
- 수록면
- 39 - 46 (8page)
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본 논문은 SoC 상에서 정적인 고장 뿐 아니라 동적인 고장도 점검하고 진단할 수 있는 새로운 At-speed Interconnect Test Controller (ASITC)를 소개한다. SoC는 IEEE 1149.1과 P1500 래퍼의 코아들로 구성되고 다중 시스템 클럭에 의해 동작될 수 있으며, 이러한 복잡한 SoC를 테스트하기 위해 P1500 래퍼의 코아를 위한 인터페이스 모듈과 update부터 capture까지 1 시스템 클럭으로 연결선의 지연 고장을 점검할 수 있는 ASITC를 설계하였다. 제안한 ASITC는 FPGA로 구현하여 기능검증을 하였으며 기존의 방식에 비해 테스트 방법이 쉽고, 면적의 오버헤드가 적다는 장점이 있다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. IEEE 1149.1과 P1500
Ⅲ. IEEE 1149.1에서의 at-speed 테스트에 대한 문제점과 기존의 기술
Ⅳ. At-speed Interconnect Test Controller
Ⅴ. 검증 결과 및 기존연구와의 비교
Ⅵ. 결론
참고문헌
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[학술지(정기간행물)] - IEEEStandard 1149.1-2001 / 2001.06 / IEEE Standard Test Access Port and Boundary-Scan Architecture
[학술지(정기간행물)] - ERIK JAN MARINISSEN / 2002. / On IEEE P1500's Standard for Embedded Core Test : 365 ~ 383
[학술지(정기간행물)] - K.Lofstrom / 1996. / EARLY CAPTURE FOR BOUNDAR SCAN TIMING MEASUREMENTS : 417 ~ 422
[학술지(정기간행물)] - S Park / 2000. / A New IEEE 1149.1 BOUNDARY SCAN DESIGN FOR THE DETECTION OF DELAY DEFECTS : 458 ~ 462
[학술지(정기간행물)] - Jongchul Shin / 1999. / At-speed Boundary-Scan Interconnect Testing in a Board with Multiple System Clocks
[학술지(정기간행물)] - ERIK JAN MARINISSEN / 2002. / On IEEE P1500's Standard for Embedded Core Test : 365 ~ 383
[학술지(정기간행물)] - K.Lofstrom / 1996. / EARLY CAPTURE FOR BOUNDAR SCAN TIMING MEASUREMENTS : 417 ~ 422
[학술지(정기간행물)] - S Park / 2000. / A New IEEE 1149.1 BOUNDARY SCAN DESIGN FOR THE DETECTION OF DELAY DEFECTS : 458 ~ 462
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