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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.2
- 수록면
- 130 - 134 (5page)
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본 논문에서는 1/4-레이트 기법을 사용한 클록 데이터 복원회로를 제안하였다. 제안한 클록 데이터 복원회로를 사용함에 따라 VCO의 발진 주파수를 낮추므로 고속 동작에 유리하다. 제안된 클록 데이터 복원회로는 기존 클록 데이터 복원회로 보다 낮은 지터 특성과 넓은 풀인 (pull-in) 범위를 갖는다. 제안된 클록 데이터 복원회로는 1/4-레이트 뱅-뱅 형태의 오버샘플링 위상 검출기, 1/4-레이트 주파수 검출기, 2개의 전하펌프 회로와 저역 통과 필터 그리고 링 VCO회로로 구성되어 있다. 제안된 클록 데이터 복원회로는 0.18μm 1P6M CMOS 공정으로 설계되었고, 칩 면적과 전력 소모는 1 x 1 ㎟ , 98 mW 이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결과
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (4)
참고문헌 신청
1. [단행본] - B. Razavi / 2002 / Design of Integrated Circuits for OpticalCommunications / McGrawHill : 288 ~ 332
2. [학술지(정기간행물)] - Rong-Jyi Yang / 2004 / A 3.125-Gbps Clock and Data Recovery Circuit for the 10- Gbase-LX4 Ethernet / IEEE JOURNAL OF SOLID-STATE-CIRCUITS 39 (8)
3. [학술지(정기간행물)] - .J. Song / 2003 / A 4-Gbps CMOS clock and data recovery circuit using 1/8-rate clock technique / IEEE J. Solid-State Circuits 38 : 1213 ~ 1219
4. [학술지(정기간행물)] - J. Savoj / 2002 / A 10-Gbps CDR/DEMUX with LC delay line VCO in 0.18-um CMOS / IEEE J. Solid-State Circuits 37 : 1781 ~ 1789
2. [학술지(정기간행물)] - Rong-Jyi Yang / 2004 / A 3.125-Gbps Clock and Data Recovery Circuit for the 10- Gbase-LX4 Ethernet / IEEE JOURNAL OF SOLID-STATE-CIRCUITS 39 (8)
3. [학술지(정기간행물)] - .J. Song / 2003 / A 4-Gbps CMOS clock and data recovery circuit using 1/8-rate clock technique / IEEE J. Solid-State Circuits 38 : 1213 ~ 1219
4. [학술지(정기간행물)] - J. Savoj / 2002 / A 10-Gbps CDR/DEMUX with LC delay line VCO in 0.18-um CMOS / IEEE J. Solid-State Circuits 37 : 1781 ~ 1789
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