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본 논문에서는 full / half-rate의 이중 모드로 동작하는 기준 클록을 사용하지 않는 클록 데이터 복원 회로와 그 동작 알고리즘에 관하여 기술한다. 클록 데이터 복원 회로는 주파수 검출기, 위상 검출기, 차지 펌프 및 루프 필터, 그리고 전압 제어 발진기와 알고리즘 구현을 위한 디지털 블록으로 구성되어 있다. 주파수 검출기와 위상 검출기는 클록 데이터 복원 회로의 이중모드 기능을 위하여 full / half-rate에서 동작하며 주파수 검출기는 이에 더해 일반 주파수 검출기의 불감대 영역에서도 데이터 전송률과 클록 주파수 차이를 판별할 수 있다. 제안한 이중 모드 클록 데이터 복원 회로를 시뮬레이션을 통해 검증한 결과 클록 데이터 복원에 전체 1.2-1.3 us의 동기화 시간이 소요되었으며, 0.5-UI 지터를 인가하였을 때 full-rate (2.7 Gb/s)와 half-rate (5.4 Gb/s) 모드에서 모두 안정적으로 클록 데이터를 복원한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
참고문헌 (9)
참고문헌 신청
[학술대회논문] - Mingpu Xie / 2009 / Clock data recovery based on delay chain for medium data rate transmission / IReal Time Conference, 2009. RT '09. 16th IEEE-NPSS : 137 ~ 140
[학술지(정기간행물)] - Namik Kocaman / 2013 / An 8.5-11.5-Gbps SONET Transceiver With Reference-less Frequency Acquisition / IEEE Journal of Solid-State-Circuits 48 (8) : 1875 ~ 1884
[학술대회논문] - S. K. Lee / 2009 / A 650 Mb/s-to-8 Gb/s reference-less CDR circuit with automatic acquisition of data rate / Solid-State Circuits Conference - Digest of Technical Papers, ISSCC 2009. IEEE International : 184 ~ 185
[학술지(정기간행물)] - J. Song / 2013 / A 1. 62 Gb/s–2. 7 Gb/s Reference-less Transceiver for DisplayPort v1. 1a With Weighted Phase and Frequency Detection / IEEE Transactions on Circuits and Systems I:Regular Papers 60 (2) : 268 ~ 278
[학술지(정기간행물)] - M. H. Perrott / 2006 / A 2.5-Gb/s Multi-Rate 0.25-um CMOS Clock and Data Recovery Circuit Utilizing a Hybrid Analog /Digital Loop Filter and All-Digital Reference-less Frequency Acquisition / IEEE Journal of Solid -State Circuits 41 (12)
[학술지(정기간행물)] - Namik Kocaman / 2013 / An 8.5-11.5-Gbps SONET Transceiver With Reference-less Frequency Acquisition / IEEE Journal of Solid-State-Circuits 48 (8) : 1875 ~ 1884
[학술대회논문] - S. K. Lee / 2009 / A 650 Mb/s-to-8 Gb/s reference-less CDR circuit with automatic acquisition of data rate / Solid-State Circuits Conference - Digest of Technical Papers, ISSCC 2009. IEEE International : 184 ~ 185
[학술지(정기간행물)] - J. Song / 2013 / A 1. 62 Gb/s–2. 7 Gb/s Reference-less Transceiver for DisplayPort v1. 1a With Weighted Phase and Frequency Detection / IEEE Transactions on Circuits and Systems I:Regular Papers 60 (2) : 268 ~ 278
[학술지(정기간행물)] - M. H. Perrott / 2006 / A 2.5-Gb/s Multi-Rate 0.25-um CMOS Clock and Data Recovery Circuit Utilizing a Hybrid Analog /Digital Loop Filter and All-Digital Reference-less Frequency Acquisition / IEEE Journal of Solid -State Circuits 41 (12)
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