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본 논문에서는 기준동작 클럭없이 데이터만으로 구현되는 반주기의 4x 오버샘플링 위상/주파수검출기를 이용한 클럭 데이터 복원회로에 대하여 서술하였다. 위상 및 주파수검출기는 4x 오버샘플링 기법을 이용하여 설계되었다. 위상검출기는 뱅뱅 제어방법에 의해, 주파수검출기는 로테이션방법에 의해 동작한다. 위상 및 주파수 검출기로부터 발생된 6개의 신호들은 전하펌프로 들어갈 전하량을 결정한다. VCO단은 4개의 차동 지연단으로 구성되고 8개의 클럭신호를 생성한다. 제안된 회로는 공급전압 1.8V, 0.18um MOCS 공정으로 설계 시뮬레이션되었다. 제안된 구조의 PD와 FD를 사용하여 25%의 넓은 트래킹 주파수 범위를 가진다.
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[학술지(정기간행물)] - Hee-sop Song / Oct.2004 / A 1.25Gb/s clock recovery ciruit using half-rate 4X-Oversamplin PFD
[학술지(정기간행물)] - M. Ramezani / May.2003 / A 10Gb/s CDR with a Half-rate Bang-Bang Phase Detector 2 : 25 ~ 28
[학술지(정기간행물)] - Rezayee.A / sept.2003 / A 9-16Gb/s clock and data recovery circuit with three-state phase detector and dual-path loop architecture
[학술지(정기간행물)] - John G. Maneatis / Nov.1996 / Low-jitter process- independent DLL and PLL Based on Self-Biased Techniques
[학술지(정기간행물)] - M. Ramezani / May.2003 / A 10Gb/s CDR with a Half-rate Bang-Bang Phase Detector 2 : 25 ~ 28
[학술지(정기간행물)] - Rezayee.A / sept.2003 / A 9-16Gb/s clock and data recovery circuit with three-state phase detector and dual-path loop architecture
[학술지(정기간행물)] - John G. Maneatis / Nov.1996 / Low-jitter process- independent DLL and PLL Based on Self-Biased Techniques
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