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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.1
- 수록면
- 82 - 86 (5page)
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본 논문은 시스템의 클록을 이용하여 클록 및 데이터를 복원하는 회로를 설계하였다. 설계된 회로에는 시스템의 클록을 만들어주는 PLL부분과 클록을 받아 데이터를 복원하는 데이터 복원회로부분으로 구성되어 있다. 데이터 복원회로에서는 1/4-rate 위상검출기를 이용하여 데이터보다 시스템의 클록주파수를 낮추어 설계하여 PLL의 부담을 줄일 수 있었고 데이터 picking 방식으로 설계하여 적은 지터특성을 보였다. 설계된 클록 데이터 복원회로는 0.18㎛ 1P6M CMOS공정으로 설계되었고 칩 면적은 1x1㎟이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 클록 데이터 복원회로 구조
Ⅲ. 세부회로 설계
Ⅳ. 시뮬레이션 결과 및 레이아웃
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (4)
참고문헌 신청
1. [단행본] - Behzard Razavi / 2003 / Desing of Integrated Circuits for Optical Commynications / McGRAW-HILL
2. [학술지(정기간행물)] - S.J. Song / 2003 / A 4-Gbps CMOS clock and data recovery circuit using 1/8-rate clock technique / IEEE J. Solid-State Circuits 38 : 1213 ~ 1219
3. [학술지(정기간행물)] - J. Savoj / 2002 / A 10-Gbps CDR/ DEMUX with LC delay line VCO in 0.18um CMOS / IEEE J. Solid-State Circuits 37 : 1781 ~ 1789
4. [학술대회논문] - Kuo-Hsing Cheng / 2004 / A CMOS VCO for 1V,1GHz PLL Applications / 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits(AF'-ASIC2004) : 4 ~ 5
2. [학술지(정기간행물)] - S.J. Song / 2003 / A 4-Gbps CMOS clock and data recovery circuit using 1/8-rate clock technique / IEEE J. Solid-State Circuits 38 : 1213 ~ 1219
3. [학술지(정기간행물)] - J. Savoj / 2002 / A 10-Gbps CDR/ DEMUX with LC delay line VCO in 0.18um CMOS / IEEE J. Solid-State Circuits 37 : 1781 ~ 1789
4. [학술대회논문] - Kuo-Hsing Cheng / 2004 / A CMOS VCO for 1V,1GHz PLL Applications / 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits(AF'-ASIC2004) : 4 ~ 5
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