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신훈 고웅준 (성균관대학교) 김상훈 (성균관대학교) 박세웅 (성균관대학교) 송경석 (성균관대학교) 이미라 (성균관대학교) 김석 (성균관대학교) 전정훈 (성균관대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2012년도 대한전자공학회 하계종합학술대회
발행연도
2012.6
수록면
189 - 192 (4page)

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A 5.8-Gb/s receiver circuit for a low-swing ground-referenced signaling system is implemented with a 110-nm CMOS technology. The data path of the implemented receiver comprises a level shifter, an equalizer, a sampler and a deserializer. A 2.9GHz clock is recovered from input data streams by a PLL-based CDR with an external reference clock. The equalizer which has a maximum peaking gain of 16dB improves voltage margin. The CDR controls the PI which can adjust the phase of the sampling clock with 1/32 UI resolution and ±0.25 DNL.

목차

Abstract
Ⅰ. 서론
Ⅱ. 수신단의 전체 구성
Ⅲ. 회로 세부 설명
Ⅳ. 구현 및 시뮬레이션 결과
Ⅴ. 결론
참고문헌

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