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자료유형
학술대회자료
저자정보
Jae-Wook Yoo (인하대학교) Tae-Ho Kim (인하대학교) Kwang-Su Ko (인하대학교) Jin-Ku Kang (인하대학교)
저널정보
대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2009
발행연도
2009.7
수록면
779 - 782 (4page)

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이 논문의 연구 히스토리 (3)

2011

A CMOS 5.4/3.24-Gbps Dual-Rate CDR with Enhanced Quarter-Rate Linear Phase Detector
Jae-Wook Yoo ,  Tae-Ho Kim ,  Dong-Kyun Kim 외 1명 [ETRI] ETRI Journal 2011.10 학술저널

2009

A 5.4Gbps/3.24Gbps Dual-rate CDR with Strengthened Up/Down Pulse Ratio
Jae-Wook Yoo ,  Dong-Kyun Kim ,  Jin-Ku Kang 대한전자공학회 ISOCC 2009.11 학술대회자료
5.4Gbps/3.24Gbps Dual-rate CDR with Quarter-rate Linear Phase Detector
Jae-Wook Yoo ,  Tae-Ho Kim ,  Kwang-Su Ko 외 1명 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications 2009.07 학술대회자료

초록· 키워드

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This paper describes a clock and data recovery (CDR) circuit that supports dual data rates of 5.4Gbps and 3.24Gbps for DiaplayPort1.2 sink device. The proposed CDR uses a quarter-rate linear phase detector (PD). A voltage-controlled oscillator (VCO) is designed for changing the operating frequency of quarter-rate clock with a “Mode” switching control. This work is designed based on 0.18 ㎛ CMOS process. Simulation shows the device exhibits the peak-to-peak jitter of 11.16ps in the recovered clock with random data input. The power consumption is 44.60㎽ from a 1.8V supply.
#Clock and data recovery(CDR) #Quarter-rate linear Phase Detector(PD) #DisplayPort

목차

Abstract
1. Introduction
2. System Architecture
3. Building Blocks Design
4. Simulation Results
5. Conclusion
Acknowledgement
References

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