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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.1
- 수록면
- 68 - 75 (8page)
이용수
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본 논문에서는 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 효율적인 CDR을 제안하였다. 제안한 CDR은 다채널 송수신기에서 다중 위상 클록을 이용하여 클록 주파수를 줄일 경우 필요한 클록의 수가 증가하여 이들 클록을 공급할 때 소모되는 전력과 하드웨어적 부담이 증가한다는 단점을 극복하는 것을 목표로 설계되었다. 이를 위해 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성하였다. 이로 인해 보다 높은 전송률의 요구 시 장애 요인 중 하나인 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결론
참고문헌
저자소개
참고문헌 (5)
참고문헌 신청
1. [학술지(정기간행물)] - Seong-Jun Song / 2003 / A 4-Gb/s CMOS Clock and Data Recovery Circuit Using 1/8-Rate Clock Technique / IEEE J. of Solid-State Circuits 38 : 1213 ~ 1219
2. [학술지(정기간행물)] - Fuji Yang / 2002 / A CMOS low-power multiple 2.5-3.125Gb/s serial link macrocell for high IO bandwidth network ICs / IEEE J. of Solid-State Circuits 37 (12)
3. [학술지(정기간행물)] - Rainer Kreienkamp / 2005 / A 10-Gb/s CMOS clock and data recovery with an analog phase interpolator / IEEE J. of Solid-State Circuits (3)
4. [학술지(정기간행물)] - Kun-Yung Ken Chang / 2003 / A 0.4-4-Gb/s CMOS quad transceiver cell Using on-chip regulated dual-loop PLLs / IEEE J. of Solid-State Circuits 38 (5)
5. [학술지(정기간행물)] - B. Garlepp / 1994 / A portable digital DLL for high-speed CMOS interface circuits / IEEE J. of Solid-State Circuits 29 : 1491 ~ 1496
2. [학술지(정기간행물)] - Fuji Yang / 2002 / A CMOS low-power multiple 2.5-3.125Gb/s serial link macrocell for high IO bandwidth network ICs / IEEE J. of Solid-State Circuits 37 (12)
3. [학술지(정기간행물)] - Rainer Kreienkamp / 2005 / A 10-Gb/s CMOS clock and data recovery with an analog phase interpolator / IEEE J. of Solid-State Circuits (3)
4. [학술지(정기간행물)] - Kun-Yung Ken Chang / 2003 / A 0.4-4-Gb/s CMOS quad transceiver cell Using on-chip regulated dual-loop PLLs / IEEE J. of Solid-State Circuits 38 (5)
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