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논문 기본 정보

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대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제43권 제10호
발행연도
2006.10
수록면
28 - 33 (6page)

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본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18㎛ CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14㎰였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140㎽이다.
#Clock and data recovery(CDR) #frequency detector #Phase detector #4X Oversampling #Charge Pump

목차

요약
Abstract
Ⅰ. Introduction
Ⅱ. Main subject
Ⅲ. Experimental Results
Ⅳ. Conclusion
References
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