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자료유형
학술저널
저자정보
Behnam Samadpoor Rikan (Sungkyunkwan University) Hamed Abbasizadeh (Sungkyunkwan University) Dong-Soo Lee (Sungkyunkwan University) Kang-Yoon Lee (Sungkyunkwan University)
저널정보
대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.4 No.3
발행연도
2015.6
수록면
183 - 188 (6page)

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A 10-bit 10MS/s low power consumption successive approximation register (SAR) analog-to-digital converter (ADC) using a straightforward capacitive digital-to-analog converter (DAC) is presented in this paper. In the proposed capacitive DAC, switching is always straightforward, and its value is half of the peak-to-peak voltage in each step. Also the most significant bit (MSB) is decided without any switching power consumption. The application of the straightforward switching causes lower power consumption in the structure. The input is sampled at the bottom plate of the capacitor digital-to-analog converter (CDAC) as it provides better linearity and a higher effective number of bits. The comparator applies adaptive power control, which reduces the overall power consumption. The differential prototype SAR ADC was implemented with 0.18μm complementary metal-oxide semiconductor (CMOS) technology and achieves an effective number of bits (ENOB) of 9.49 at a sampling frequency of 10MS/s. The structure consumes 0.522mW from a 1.8V supply. Signal to noise-plus-distortion ratio (SNDR) and spurious free dynamic range (SFDR) are 59.5 dB and 67.1 dB and the figure of merit (FOM) is 95 fJ/conversion-step.
#SAR ADC #Straightforward #Comparator #CDAC

목차

Abstract
1. Introduction
2. Straightforward SAR ADC switching sequence
3. Prototype 10-bit SAR ADC structure
4. Simulation Results
6. Conclusion
References

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