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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.11
- 수록면
- 253 - 257 (5page)
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This paper introduces an 8-bit Successive Approximation Register (SAR) Analog-to-Digital Converter (ADC) operating at 200 MS/s, using a non-binary Capacitive Digital-to-Analog Converter (CDAC) digital error correction (DEC) to address capacitor mismatch and DAC settling issues. The ADC also includes an offset calibration circuit in order to apply it to multi-channel architecture. The prototype ADC is implemented in a 28nm CMOS process with consuming 323.6μW under 1V supply. To verify the offset calibration technique, a 3-channel ADC architecture is designed and FFT analysis shows that offset correction effectively reduces tones at 1/3 of the sampling frequency. The ADC achieves 8.0 ENOB in low-frequency input, and 7.8 ENOB in Nyquist input, which results 7.24-fJ/conv.step figure of merits (FoM).
목차
Abstract
I. 서론
II. 본론
III. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌
참고문헌 (0)
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