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논문 기본 정보
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- 학술저널
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- 저널정보
- 대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.4 No.1
- 발행연도
- 2015.2
- 수록면
- 51 - 58 (8page)
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This paper proposes a 10-b SAR ADC. To increase the conversion speed and reduce the power consumption and area, redundant cycles were implemented digitally in a capacitor DAC. The capacitor DAC algorithm was straightforward switching, which included digital error correction steps. A prototype ADC was implemented in CMOS 0.18-μm technology. This structure consumed 140μW and achieved 59.4-dB SNDR at 1.25MS/s under a 1.8-V supply. The figure of merit (FOM) was 140fJ/conversion-step.
목차
Abstract
1. Introduction
2. Conventional vs Straightforward SAR structures
2. Digital error correction technique using redundant cycles
4. 10-bit prototype SAR ADC using digital error correction
5. Simulation Results
6. Conclusion
References
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