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Kyeonghwan Park (Ulsan National Institute of Science and Technology) Chansam Park (Ulsan National Institute of Science and Technology) Jae Joon Kim (Ulsan National Institute of Science and Technology)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.2
발행연도
2018.4
수록면
281 - 286 (6page)
DOI
10.5573/JSTS.2018.18.2.281

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This paper presents flash-assisted successive approximation register (SAR) analog-todigital converter (ADC) with an energy-efficient speed-boosting structure. The incorporation of a 3-bit flash sub-ADC into the SAR conversion path enables 4b/cycle conversion. For further speed boosting, the comparator is designed to include an auxiliary bootstrap capacitor which relieves settling-time bottleneck of capacitive digital-to-analog converters (C-DACs) in asynchronous SAR operation. This 4b/cycle conversion scheme requires only five switching events of C-DACs switching for 8-bit conversion, resulting in 22.32% reduction of additional switching energy. Prototype circuit implementation reveals that the proposed scheme achieves 75% speed enhancement compared to a conventional SAR scheme. For feasibility verification, the proposed flash-assisted SAR ADC was fabricated using a 0.18 mm CMOS process. Measured signal-tonoise and distortion (SNDR) and spurious-free dynamic range (SFDR) of the prototype were 48.49 dB and 64.95 dB respectively.
#Flash-assisted SAR ADC #4b/cycle conversion #comparator speed-boosting technique #switching energy #auxiliary bootstrap capacitor

목차

Abstract
I. INTRODUCTION
II. PROPOSED ARCHITECTURE
III. CIRCUIT IMPLEMENTATION
IV. MEASUREMENT RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (11)

참고문헌 신청
B., Jang, et al, “A design of 10-bit, 10 MS/s Pipelined ADC with Time-interleaved SAR,” Microelectronics Journal, Vol. 62, pp. 79-84, Feb., 2017 U.-F., Chio et al, “Design and Experimental Verification of a Power Effective Flash-SAR Subranging ADC,” Circuits and Systems II, IEEE Transactions on, Vol. 57, No. 8, pp. 607-611, Aug., 2010. C.-J., Tseng et al, “A 6-Bit 1 GS/s Pipeline ADC Using Incomplete Settling With Background Sampling-Point Calibration,” Circuits and Systems I, IEEE Transactions on, Vol. 61, No. 10, pp. 2805- 2815, Oct., 2014. J., Pernillo et al, “A 1.5-GS/s Flash ADC With 57.7-dB SFDR and 6.4-Bit ENOB in 90 nm Digital CMOS,” Circuits and Systems II, IEEE Transactions on, Vol. 58, No. 12, pp. 837-841, Dec., 2011. C.-H., Chan, et al, “A 5.5mW 6b 5GS/s 4x- Interleaved 3b/cycle SAR ADC in 65nm CMOS,” Solid-State Circuits Conference, 2015. ISSCC 2015. Digest of Technical Papers. IEEE Inter-national, 22-26, pp. 466-468, Feb. 2015.

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