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저자정보
Hamed Abbasizadeh (Sungkyunkwan University) Dong-Soo Lee (Sungkyunkwan University) Sang-Sun Yoo (Korea Advanced Institute of Science and Technology (KAIST)) Joon-Tae Kim (Konkuk University) Kang-Yoon Lee (Sungkyunkwan University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.6
발행연도
2016.12
수록면
760 - 770 (11page)

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A 12-bit 750 kS/s Dual-Sampling Successive Approximation Register Analog-to-Digital Converter (SAR ADC) technique with reduced Capacitive DAC (CDAC) is presented in this paper. By adopting the Adaptive Power Control (APC) technique for the two-stage latched type comparator and using bootstrap switch, power consumption can be reduced and overall system efficiency can be optimized. Bootstrapped switches also are used to enhance the sampling linearity at a high input frequency. The proposed SAR ADC reduces the average switching energy compared with conventional SAR ADC by adopting reduced the Most Significant Bit (MSB) cycling step with Dual-Sampling of the analog signal. This technique holds the signal at both comparator input asymmetrically in sample mode. Therefore, the MSB can be calculated without consuming any switching energy. The prototype SAR ADC was implemented in 0.18-μm CMOS technology and occupies 0.728 mm2. The measurement results show the proposed ADC achieves an Effective Number-of-Bits (ENOB) of 10.73 at a sampling frequency of 750 kS/s and clock frequency of 25 MHz. It consumes only 0.13 mW from a 5.0-V supply and achieves the INL and DNL of +2.78/-2.45 LSB and +0.36/-0.73 LSB respectively, SINAD of 66.35 dB, and a Figures-of-Merit (FoM) of a 102 fJ/conversion-step.
#SAR ADC #Bootstrapped switch #CDAC #comparator #dual-sampling #energy-efficient

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. SAR ADC ARCHITECTURE
Ⅲ. ADC CIRCUIT IMPLEMENTATION
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSIONS
REFERENCES

참고문헌 (9)

참고문헌 신청
S. Y. Baek / 2013 / An 88-dB max-SFDR 12-bit SAR ADC with speed-enhanced ADEC and dual registers / IEEE Trans. Circuits Syst. II :562~566 google schola A. Shrivastava / 2006 / 12-bit non-calibrating noiseimmune redundant SAR ADC for System-on-achip / Proc. IEEE Int. Symp. Circuits and Systems (ISCAS) :1515~1518 google schola B. Kim / 2009 / An energy-efficient dual sampling SAR ADC with reduced capacitive DAC / IEEE Int. Symp. Circuits And Systems(ISCAS) :972~975 google schola 임신일 / 2013 / A 12-b Asynchronous SAR Type ADC for Bio Signal Detection / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 13(2):108~113 google schola R. H. Walden / 1999 / Analog-to-digital converter survey and analysis / IEEE J. Sel. Areas Commun :539~550 google schola

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