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논문 기본 정보

자료유형
학술저널
저자정보
박형민 (인하대학교) 강진구 (인하대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第48卷 SD編 第2號
발행연도
2011.2
수록면
1 - 6 (6page)

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본 논문은 위상 변조를 이용한 직렬 인터페이스 입출력 회로를 설계 하였다. 설계된 직렬 입출력 인터페이스 회로는 수신부와 송신부로 구성되어 있다. 제안하는 위상변조 데이터 전송 방식은 상승 에지 위상은 고정시켜 클록 정보로 사용하고 하강에지 위상을 전송되는 데이터에 따라 변조하여 오프-칩 인터페이스에서도 적용 가능한 효율적인 데이터 전송 방식을 사용한다. 제안하는 회로는 16개의 하강 에지 위상을 사용하여 한 클록 주기마다 4비트씩 데이터를 전송함으로써 시스템에서 사용되는 클록 속도보다 4배 빠른 전송 속도를 갖는 저 전력 회로다. 본 논문에서는 0.13㎛ CMOS 공정을 이용하여 설계 및 검증을 수행 하였고, 칩 면적 2㎟ 하에서 1Gb/s 전송 속도와 12㎽의 소비 전력을 갖는다.
#Phase modulation (PM) #SerDes #Phase locked loop(PLL) #Delay locked loop(DLL)

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. Phase Modulation I/O Architecture
Ⅲ. 칩 설계, 제작 및 측정 결과
Ⅳ. 결론
참고문헌
저자소개

참고문헌 (5)

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1. [학술지(정기간행물)] - Kazutaka Nogami / 1994 / A COMS 160Mb/s Phase Modulation I/O Interface Circuit / ISSCC94 : 108 ~ 109 google schola 2. [단행본] - Behzad Razavi / / Design of Analog CMOS Integrated Circuits / Mc Graw Hill : 483 ~ 576 google schola 3. [학술지(정기간행물)] - J.G. Manteatis / 2003 / Self-Biased High-Bandwidth Low-Jitter 1-to-4096 Multiplier Clock Generator PLL / IEEE Journal of solid-state circuits 38 (11) : 1795 ~ 1803 google schola 4. [학술대회논문] - Kavita Khare / 2008 / Phase frequency detector of delay locked loop at high frequency / ICSE 2008 Proc. : 113 ~ 116 google schola 5. [단행본] - Peter Sutton / 2004 / Partial Charater Decoding for Improved Regular Expression Matching in FPGAs / ICFPT google schola

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