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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2017.11
- 수록면
- 57 - 64 (8page)
- DOI
- 10.5573/ieie.2017.54.11.57
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유무선 통신에서 기기간의 데이터는 대부분 비동기 직렬 통신 방식으로 전송되어 데이터 클록 복원(CDR) 회로가 필요하다. 기존의 CDR은 PLL을 이용한 방식이 주로 이용되어 순수 디지털 설계 방식으로 회로 설계가 어려웠다. 본 논문에서는 지연 전송로 위상 주파수 탐지기(DLPFD)와 디지털 제어 발진기(DCO)를 이용하여 합성 및 자동 P&R이 가능한 CDR 회로 구조를 제안한다. DLPFD는 위상 차이를 정확하게 찾아내어 디지털 값으로 출력하여 DCO의 발진 주파수를 신속하게 바꾸어주고 위상 차이와 디지털 값의 변환에 대한 보상이 가능하여 DCO 설계에 대한 유연성을 높여준다. 또한 자동 P&R과 공정의 PVT 변화에 의한 오차보정이 가능한 회로를 포함하여 칩 제작후 보정이 가능하여 순수한 디지털 방식의 설계가 가능하다. 제안한 구조에 따라 입력 지터가 크고 다양한 샘플링 주파수가 존재하는 S/PDIF 신호 규격을 위한 CDR 및 복호 회로를 Verilog-HDL을 이용하여 설계하고 합성 후 동작을 검증하였다. 설계한 회로는 55nm CMOS 공정에서 MPW로 제작하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 입력 신호의 특성과 기존의 연구
Ⅲ. 제안하는 CDR 구조
Ⅳ. 설계 및 검증
Ⅳ. 결론
REFERENCES
참고문헌 (13)
참고문헌 신청
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