일반 counter의 설계 및 테스팅

조광희 ,  홍성제

한국정보과학회 학술발표논문집

1991 .04

A Design of High Speed Adder Circuit Using Redundant Binary Code

Ig Kyun Kim ,  Jin Jong Cha ,  Kyung Soo Kim

ICVC : International Conference on VLSI and CAD

1997 .01

New Multiple-Valued Parallel Processing Adder Without the Use of Redundant Code Representation

To ,  u Tabata ,  Fumio Ueno

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1995 .01

〈속보논문〉 Redundant 십진코드를 이용하여 십진 자리간 Carry 전파를 제거한 십진 Adder 설계

諸政玟 ,  鄭台相

전기학회논문지 D

2006 .11

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

멤리스터-CMOS 기반의 Redundant Binary Signed Digit Adder 설계

안연규 ,  이상진 ,  박병석 외 4명

대한전자공학회 학술대회

2013 .07

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

Analysis on Full Adder with Restoring Function in Nominal and Low Supply Voltage

Jeong Seok Pa ,  k ,  Juhyun Pa 외 2명

대한전자공학회 학술대회

2017 .01

정확도를 높인 Approximate Adder 설계

이정원 ,  김서진 ,  김유빈 외 2명

대한전자공학회 학술대회

2020 .08

An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing

Yongtae Kim

IEIE Transactions on Smart Processing & Computing

2019 .08

고속동작 가능한 새로운 1-비트 전가산기 설계

김영운 ,  손위 ,  서해준 외 1명

대한전자공학회 학술대회

2007 .11

Expanding Design Space of Adder Architecture for Better Time-Area Trade-offs

Jeong-Gun Lee ,  Jeong-A Lee ,  Suk-Jin Kim 외 1명

대한전자공학회 ISOCC

2004 .10

High-Level Synthesis using Carry-Save-Adders

Dongwook Lee ,  Taewhan Kim

대한전자공학회 ISOCC

2004 .10

A Design of High-Speed 1-Bit Full Adder Cell using 0.18 ㎛ CMOS Process

Young-Woon Kim ,  Hae-Jun Seo ,  Tae-Won Cho

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2008 .07

저전력 Approximate Floating Point Adder 설계

이정원 ,  우지현 ,  이재영 외 2명

대한전자공학회 학술대회

2020 .08

A Novel Neural Network Adder for Prime Numbers

Ali Massoud Haida ,  Hi ,  oyuki Shi 외 2명

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2004 .07

Counter 설계기술의 고찰 ( A Study of Counter Design Techniques )

이대영

대한전자공학회 학술대회

1973 .01

RB 연산을 이용한 고속 2의 보수 덧셈기의 설계 ( The Design of A Fast Two's Complement Adder with Redundant Binary Arithmetic )

이태욱 ,  조상복

전자공학회논문지-SD

2000 .05

A Novel binary Adder using the Neural Networks

M. Mo ,  isue ,  H. Koinuma

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1988 .01

캐스캐이드 ADDER 회로 설계 및 시뮬레이션에 관한 연구

박경태

한국통신학회 학술대회논문집

2018 .01