An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing

Yongtae Kim

doi:10.5573/IEIESPC.2019.8.4.324

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자료유형: 학술저널

저자정보: Yongtae Kim (Kyungpook National University)

저널정보: 대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.8 No.4

발행연도: 2019.8

수록면: 324 - 330 (7page)

DOI: 10.5573/IEIESPC.2019.8.4.324

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This paper presents a new approximate adder design to improve the computation accuracy of the conventional error tolerant adder by leveraging a carry prediction technique with a sum generator. The proposed carry speculation scheme exploits inputs from a single bit position and effectively increase the bit width of the accurate addition. Implemented in a 65-nm CMOS technology, the proposed approximate adder is up to two times faster than, and twice as power efficient as, the traditional adders. Compared to the other approximate adders considered in this paper, the proposed adder achieves up to 3.7%, 15.5%, 79.9% and 79.9% reductions in the error rate (ER), mean relative error distance (MRED), mean error distance (MED) and normalized MED (NMED) respectively, at an extra cost of merely 4% to 6% in area, delay, and power. In addition, the proposed adder offers a good tradeoff between power/energy and accuracy and improves on power/energy-NMED products by up to 46%, outperforming other approximate adders.

#Approximate computing #Approximate adder #Error tolerant adder (ETA) #Carry prediction

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R. H. Dennard / 2015 / Past Progress and Future Challenges in LSI Technology: From DRAM and Scaling to Ultra-Low-Power CMOS / IEEE Solid-State Circuits Mag 7(2):29~38

Woojun Seok / 2018 / Recognition of Human Motion with Deep Reinforcement Learning / IEIE Transactions on Smart Processing & Computing 7(3):245~250

Kyungpil Lee / 2018 / Design and Analysis of an Edge Detection Algorithm on an FPGA for High-speed Image Processing / IEIE Transactions on Smart Processing & Computing 7(4):257~263

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