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논문 기본 정보
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- 학술대회자료
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1991년도 봄 학술발표논문집 제18권 제1호
- 발행연도
- 1991.4
- 수록면
- 443 - 446 (4page)
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Counter란 입력의 합을 이진 코드화(binary encoding)하여 출력해주는 회로로서 일반적으로 Full-adder와 Half-adder로 설계된다. Complete counter는 Full-adder만으로 설계가 가능하지만 incomplete counter는 Full-adder와 Half-adder 모두가 필요하다. Chartterjee와 Abraham[8]은 Full-adder만을 써서 incomplete counter를 설계하였고 그로 인해 생겨나는 여분의 입력선의 처리를 위해 AND 게이트를 추가하였다. 그 결과 C-testable이란 장점과 더불어 필요 소자의 증가라는 단점도 동시에 갖게 되었다. 본 논문에서는 추가의 소자없이 오직 counting에 필요한 최소한의 소자만으로 counter를 설계하는 방법과 counter내에 한개의 adder에 한해서 fault가 발생했을 때(Single Faulty Cell Model)이를 확인할 수 있는 테스트 pattern을 구하는 방법을 소개한다.
목차
요약
Ⅰ. 서론
Ⅱ. 일반 counter 설계
Ⅲ. 테스팅 방법
Ⅳ. 결과 분석 및 결론
참고 문헌
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