지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
이용수
Abstract
1. 서론
2. 본론
3. 결론
참고문헌
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
A Design of High Speed Adder Circuit Using Redundant Binary Code
ICVC : International Conference on VLSI and CAD
1997 .01
Parallel and Digit-Serial Implementations of Area-Efficient 3-Operand Decimal Adders
대한전자공학회 ISOCC
2012 .11
New Multiple-Valued Parallel Processing Adder Without the Use of Redundant Code Representation
JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications
1995 .01
멤리스터-CMOS 기반의 Redundant Binary Signed Digit Adder 설계
대한전자공학회 학술대회
2013 .07
Counter Tree Diagrams for Redundant Adder Design
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2004 .07
HIGH-SPEED BINARY TO BINARY-CODED-DECIMAL CONVERTERS FOR DECIMAL MULTIPLICATIONS
대한전자공학회 ISOCC
2013 .11
A Novel binary Adder using the Neural Networks
JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications
1988 .01
고속 다이나믹 십진 가산기 설계
전자공학회논문지-CI
2006 .11
High-Level Synthesis using Carry-Save-Adders
대한전자공학회 ISOCC
2004 .10
고성능 가산기의 최적화 연구
한국통신학회논문지
2004 .05
혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구
대한전자공학회 학술대회
2006 .11
An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing
IEIE Transactions on Smart Processing & Computing
2019 .08
Average propagation delay in a ripple adder
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2002 .07
RB 연산을 이용한 고속 2의 보수 덧셈기의 설계 ( The Design of A Fast Two's Complement Adder with Redundant Binary Arithmetic )
전자공학회논문지-SD
2000 .05
Towards subsystems design using Serial Adders for Complex Binary Number System
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2005 .07
Analysis on Full Adder with Restoring Function in Nominal and Low Supply Voltage
대한전자공학회 학술대회
2017 .01
정확도를 높인 Approximate Adder 설계
대한전자공학회 학술대회
2020 .08
Redundant Binary 구조를 이용한 16 ×16-bit 승산기 ( An 16 × 16-bit Multiplier with Redundant Binary Architecture )
대한전자공학회 학술대회
1997 .01
고속동작 가능한 새로운 1-비트 전가산기 설계
대한전자공학회 학술대회
2007 .11
일반 counter의 설계 및 테스팅
한국정보과학회 학술발표논문집
1991 .04
0