A Novel binary Adder using the Neural Networks

M. Mo ,  isue ,  H. Koinuma

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1988 .01

고성능 가산기의 최적화 연구

허석원 ,  김문경 ,  이용주 외 1명

한국통신학회논문지

2004 .05

혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구

이병석 ,  이정근 ,  이정아

대한전자공학회 학술대회

2006 .11

Analysis on Full Adder with Restoring Function in Nominal and Low Supply Voltage

Jeong Seok Pa ,  k ,  Juhyun Pa 외 2명

대한전자공학회 학술대회

2017 .01

An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing

Yongtae Kim

IEIE Transactions on Smart Processing & Computing

2019 .08

정확도를 높인 Approximate Adder 설계

이정원 ,  김서진 ,  김유빈 외 2명

대한전자공학회 학술대회

2020 .08

High-Level Synthesis using Carry-Save-Adders

Dongwook Lee ,  Taewhan Kim

대한전자공학회 ISOCC

2004 .10

고속동작 가능한 새로운 1-비트 전가산기 설계

김영운 ,  손위 ,  서해준 외 1명

대한전자공학회 학술대회

2007 .11

신경 회로망을 이용한 adder 및 subtractor 설계 ( Adders and Subtractors design using neural network )

김홍락 ,  류제광 ,  권건태 외 2명

대한전자공학회 학술대회

1989 .07

Expanding Design Space of Adder Architecture for Better Time-Area Trade-offs

Jeong-Gun Lee ,  Jeong-A Lee ,  Suk-Jin Kim 외 1명

대한전자공학회 ISOCC

2004 .10

A Design of High-Speed 1-Bit Full Adder Cell using 0.18 ㎛ CMOS Process

Young-Woon Kim ,  Hae-Jun Seo ,  Tae-Won Cho

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2008 .07

저전력 Approximate Floating Point Adder 설계

이정원 ,  우지현 ,  이재영 외 2명

대한전자공학회 학술대회

2020 .08

일반 counter의 설계 및 테스팅

조광희 ,  홍성제

한국정보과학회 학술발표논문집

1991 .04

Bootstrapped CMOS Differential Logic 기술을 채용한 Near-V_TH Supply에서 동작하는 64-Bit Adder 설계

오재혁 ,  정병화 ,  공배선

대한전자공학회 학술대회

2008 .06

캐스캐이드 ADDER 회로 설계 및 시뮬레이션에 관한 연구

박경태

한국통신학회 학술대회논문집

2018 .01

새로운 구조의 고속 1비트 전가산기 회로설계

김영운 ,  서해준 ,  조태원

대한전자공학회 학술대회

2009 .07

Simulation of 32-Bit word Length Binary Adders with Hopfield Neural Networks

Hisashi Hayashi ,  Kao ,  u Kato 외 6명

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1994 .01

An Input Pattern Based Area Reduction Technique for Adder Structures in Low Power Applications

K ,  ashna Nand Mish ,  a 외 2명

대한전자공학회 ISOCC

2006 .10

A New Quaternary Full Adder Using Multiple Thresholds

Sung Hyun Jung ,  Sung Je Hong

ICEIC : International Conference on Electronics, Informations and Communications

2006 .06

A Quaternary Full Adder Using Multiple Thresholds

Sung Hyun Jung ,  Sung Je Hong

ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications

2006 .07