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The 3-dimensional (3D) chip stacking technology is a leading technology to realize a high density and high performance system in package (SiP). There are several kinds of methods for chip stacking, but the stacking and interconnection through Cu filled through-hole via is considered to be one of the most advanced stacking technologies. Therefore, we studied the optimum process of through-hole via formation and Cu filling process for Si wafer stacking. Through-hole via was formed with DRIE (Deep Reactive Ion Etching) and Cu filling was realized with the electroplating method. The optimized conditions for the via formation were RF coil power of 200 W, etch/passivation cycle time of 6.5 : 6 s and SF6 : C4F8 gas flow rate of 260 : 100 sccm. The reverse pulsed current of 1.5 A/dm2 was the most favorable condition for the Cu electroplating in the via. The Cu filled Si wafer was chemically and mechanically polished CMP) for the following flip chip bumping technology.
목차
Abstract
1. 서론
2. 실험방법
3. 실험결과 및 고찰
4. 결론
후기
참고문헌
참고문헌 (18)
참고문헌 신청
[학술지(정기간행물)] - / 2001 / Tin-Lead(SnPb) solder reaction in flip chip technology : 1 ~ 58
[학술지(정기간행물)] - / 2005 / Evaluation of Solder Joint Reliability in Flip-Chip Packages during Accelerated Testing 34-12 : 1550 ~ 1557
[학술지(정기간행물)] - / 2002 / Failure criteria of flip chip joints during accelerated testing 42-12 : 1921 ~ 1930
[학술지(정기간행물)] - / 2005 / Solid state interfacial reaction and joint strength of Sn-37Pb solder with Ni-P under bump metallization in flip chip application : 80 ~ 87
[학술지(정기간행물)] - / 2005 / Optimization of shear test for flip chip solder bump using 3-dimensional computer simulation 82 : 554 ~ 560
[학술지(정기간행물)] - / 2005 / Evaluation of Solder Joint Reliability in Flip-Chip Packages during Accelerated Testing 34-12 : 1550 ~ 1557
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