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자료유형
학술저널
저자정보
Kim, Eun-Kyung (Department of Nano-IT Engineering, Graduate School of Energy & Environment Seoul National University of Technology)
저널정보
한국재료학회 한국재료학회지 한국재료학회지 제17권 제7호
발행연도
2007.1
수록면
347 - 351 (5page)

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Vertical interconnect technology called 3D stacking has been a major focus of the next generation of IC industries. 3D stacked devices in the vertical dimension give several important advantages over conventional two-dimensional scaling. The most eminent advantage is its performance improvement. Vertical device stacking enhances a performance such as inter-die bandwidth improvements, RC delay mitigation and geometrical routing and placement advantages. At present memory stacking options are of great interest to many industries and research institutes. However, these options are more focused on a form factor reduction rather than the high performance improvements. In order to improve a stacked device performance significantly vertical interconnect technology with wafer level stacking needs to be much more progressed with reduction in inter-wafer pitch and increases in the number of stacked layers. Even though 3D wafer level stacking technology offers many opportunities both in the short term and long term, the full performance benefits of 3D wafer level stacking require technological developments beyond simply the wafer stacking technology itself.
#Wafer Level packaging #3D Packaging #Wafer Stacking

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