Layout Optimization Method using an Inverse Narrow Width Effect in 32-nm CMOS

Youngmin Kim

doi:10.5573/JSTS.2018.18.5.541

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자료유형: 학술저널

저자정보: Youngmin Kim (Kwangwoon University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.5

발행연도: 2018.10

수록면: 541 - 546 (6page)

DOI: 10.5573/JSTS.2018.18.5.541

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Physical design optimization methodology to exploit the inverse narrow width effect (INWE) in 32-nm CMOS is proposed. In the shallow trench isolation (STI) process, the effective threshold voltage of transistors decreases as the width of devices shrinks, which increases the driving current. Therefore, a multi-fingered design approach with minimum allowable device width shows improvement in the performance of transistors. We propose parallel-connected multiple devices of minimum width to operate all the transistors in INWE for boosting the performance of the circuits rather than generating a single wide transistor. Compared with original wide width gates in benchmark circuits, the proposed gates with multiple devices of minimum width provide up to 7% speed up without any logic structure modification.

#Inverse narrow width effect (INWE) #layout optimization #delay #multi-fingered #shallow trench isolation

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ITRS Reports 2.0 2015, [online], http://www. itrs2.net. D. Markovic, et al.: “Ultra low-Power Design in Near-Threshold Region,” Proceedings of the IEEE, Vol. 98, No. 2, pp. 237-252, 2010. L. A. Akers, “The Inverse Narrow Width-Effect,” IEEE EDL, Vol. 7, No. 7, pp. 419-421, 1986. M. C. King, et al.: “Modeling Finger Number Dependence on RF Noise to 10 GHz in 0.13 nm Node MOSFETs with 80nm Gate Length,” IEEE RFIC Symp. Dig. pp. 171-174, 2004. J. Zhou, et al.: “A 40 nm inverse narrow width effect aware sub-threshold standard cell library,” Proceedings of the Design Automation Conference, pp. 441-446, 2011.

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