지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.11
- 수록면
- 2,039 - 2,044 (6page)
이용수
이 논문의 연구 히스토리 (4)
2022
- 이 논문의 후속연구가 궁금하신가요?
- 연관 학술논문 또는 학술발표를 통해 보다 발전된 연구결과를 확인하실 수 있습니다.
- 이 논문의 연구 히스토리 확인하기
초록· 키워드
오류제보하기
등록된 정보가 없습니다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. CSE 알고리즘
Ⅲ. 비트패턴 전용덧셈기 설계
Ⅳ. 전용 덧셈기 응용 및 실험 결과
Ⅴ. 결론
참고문헌
참고문헌 (6)
참고문헌 신청
1. [단행본] - Keshab K. Parhi / 1999 / VLSI Digital Signal Processing Systems / Wiley-Interscience
2. [학술지(정기간행물)] - R. Hartley / 1996 / Subexpression sharing in filters using canonic signed digit multipliers / IEEE Trans. Circuits Syst. II 43
3. [학술지(정기간행물)] - M. Potkonjak / 1996 / Multiple constant multiplication: efficient and versatile framework and algorithms for exploring common subexpression elimination / IEEE Trans. Computer-Aided Design 15 : 151 ~ 165
4. [학술지(정기간행물)] - M. Martínez-Periró / 2002 / Design of high-speed multiplierless filters using a nonrecursive signed common subexpression algorithm / IEEE Trans. Circuits Syst. II 49
5. [학술지(정기간행물)] - W. Yeh / 2000 / High-speed Booth encoded parallel multiplier design / IEEE Trans. Computers 49 : 692 ~ 701
2. [학술지(정기간행물)] - R. Hartley / 1996 / Subexpression sharing in filters using canonic signed digit multipliers / IEEE Trans. Circuits Syst. II 43
3. [학술지(정기간행물)] - M. Potkonjak / 1996 / Multiple constant multiplication: efficient and versatile framework and algorithms for exploring common subexpression elimination / IEEE Trans. Computer-Aided Design 15 : 151 ~ 165
4. [학술지(정기간행물)] - M. Martínez-Periró / 2002 / Design of high-speed multiplierless filters using a nonrecursive signed common subexpression algorithm / IEEE Trans. Circuits Syst. II 49
5. [학술지(정기간행물)] - W. Yeh / 2000 / High-speed Booth encoded parallel multiplier design / IEEE Trans. Computers 49 : 692 ~ 701
함께 읽어보면 좋을 논문
논문 유사도에 따라 DBpia 가 추천하는 논문입니다. 함께 보면 좋을 연관 논문을 확인해보세요!
-
비트패턴 전용덧셈기를 이용한 고정계수 곱셈기의 디자인
대한전자공학회 학술대회
2005 .05
-
고속 64 비트 CMOS 덧셈기의 구조 및 설계
대한전자공학회 학술대회
1996 .05
-
1bit 전가산기와 4bit 덧셈 연산기 74LS283에서의정 논리와 부 논리에 대한 분석
대한전기학회 학술대회 논문집
2000 .11
-
저전력 기법을 이용한 16비트 ELM 덧셈기의 설계 ( A Design of 16bit ELM adder using Low Power Design Methodology )
대한전자공학회 학술대회
1998 .01
-
개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )
전자공학회논문지-SD
2000 .01
-
신경회로망을 이용한 5 * 5 비트 곱셈기와 12 * 12 비트 곱셈기 설계 ( Designed of 5 * 5 bit multiplier and 12 *12 bit multiplier using of Neural Network )
대한전자공학회 학술대회
1989 .07
-
유한체 GF(2m)상의 비트-병렬 곱셈기의 설계
한국정보통신학회논문지
2008 .07
-
팬 아웃이 고정된 carry increment 덧셈기 설계 방법
전자공학회논문지-SD
2008 .02
-
차세대 ASIC 라이브러리를 위한 고속 저전력 조건 선택 덧셈기/뺄셈기의 설계
전자공학회논문지-SD
2000 .11
-
H421코드기반의 더하기 곱셈기법
한국정보전자통신기술학회 논문지
2008 .09
-
고성능 가산기의 최적화 연구
한국통신학회논문지
2004 .05
-
혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구
대한전자공학회 학술대회
2006 .11
-
인접블록의 움직임벡터를 이용한 고속 움직임추정 방식
한국통신학회논문지
2005 .12
-
32 비트 RISC/DSP 프로세서를 위한 곱셈기의 설계
Proceedings of KIIT Conference
2003 .08
-
입력 데이터 분할을 이용한 저전력 부스 곱셈기 설계
한국통신학회논문지
2005 .11
-
Bootstrapped CMOS Differential Logic 기술을 채용한 Near-VTH Supply에서 동작하는 64-Bit Adder 설계
대한전자공학회 학술대회
2008 .06
-
십진수의 자리이동-덧셈 곱셈법
한국인터넷방송통신학회 논문지
2014 .01
-
다항식기저를 이용한 GF(2m) 상의 디지트병렬/비트직렬 곱셈기
한국통신학회논문지
2008 .11
-
저오차 고정길이 그룹 CSD 곱셈기 설계
전자공학회논문지-SD
2009 .09
-
칩 면적이 작고 동작속도가 빠른 32 비트 가산기 설계 및 구현 ( Design and Implementation of a 32 Bit Adder having Fast Performance and Small Size )
대한전자공학회 학술대회
1997 .01
이 논문의 저자 정보
최근 본 자료
댓글(0)
0