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이용수
Abstract
1. 서론
2. 본론
3. 결론
[참고문헌]
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Bootstrapped CMOS Differential Logic 기술을 채용한 Near-VTH Supply에서 동작하는 64-Bit Adder 설계
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2008 .06
고속 연산을 위한 64bit 가산기의 설계
대한전자공학회 학술대회
1998 .06
고속 연산을 위한 64bit 가산기의 설계 ( Design of high speed 64bit adder )
대한전자공학회 학술대회
1998 .07
Modified Carry-Increment Adder Design
대한전자공학회 학술대회
2006 .11
새로운 구조의 고속 1비트 전가산기 회로설계
대한전자공학회 학술대회
2009 .07
고속동작 가능한 새로운 1-비트 전가산기 설계
대한전자공학회 학술대회
2007 .11
비콘을 활용한 BIS 연동 지능형 버스관리 시스템 연구
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2017 .01
Recovered Energy Logic의 Wired-OR 특성을 이용한 16비트 Adder 설계 ( A 16 bit Adder Using Recovered Energy Logic with Wired-OR Property )
대한전자공학회 학술대회
1995 .11
Recovered Energy Logic의 Wired-OR 특성을 이용한 16비트 Adder 설계
대한전자공학회 학술대회
1995 .12
전류 모드 다치 논리 CMOS 회로를 이용한 전가산기 설계
전자공학회논문지-SD
2002 .01
혼합 가산기를 위한 부가산기의 순서와 비트 할당 연구
대한전자공학회 학술대회
2006 .11
8 bit CMOS ALU를 위한 Adder설계 ( Design of Adder for 8 bit CMOS ALU )
대한전자공학회 학술대회
1995 .01
고성능 가산기의 최적화 연구
한국통신학회논문지
2004 .05
16Bit Personal Computer
전자공학회잡지
1985 .06
A High-Speed 108-Bit Double Pass-Transistor Logic ( DPL ) Adder
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
1996 .01
A Design of High-Speed 1-Bit Full Adder Cell using 0.18 ㎛ CMOS Process
ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications
2008 .07
개선된 조건 합 가산기를 이용한 54x54-bit 곱셈기의 설계 ( Design of a 54x54-bit Multiplier Based on a Improved Conditional Sum Adder )
전자공학회논문지-SD
2000 .01
새로운 구조의 고속 1비트 전가산기 회로설계
대한전자공학회 학술대회
2009 .07
전자부품 고장모드를 고려한 Built-In-Test 성능분석
한국항공우주학회지
2015 .05
Wide Bit-Width 프로세서를 위한 최적의 Fault-Tolerant Adder Scheme 분석
대한전자공학회 학술대회
2012 .06
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