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논문 기본 정보
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- 저자정보
- 저널정보
- 대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2009
- 발행연도
- 2009.7
- 수록면
- 773 - 776 (4page)
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This paper describes a coarse-fine time-to-digital converter design (TDC) using a vernier delay line (VDL) for a digital frequency synthesizer. We propose the coarse-fine TDC architecture using a dual-DLL and a multiplexer that reduce the delay mismatch caused by process, voltage and temperature (PVT) variations. The TDC circuit is designed and simulated in 0.18 μm CMOS technology. The proposed TDC achieves 11.1 ps fine resolution. The INL is less than ±0.29 LSB and the DNL is within +0.15 LSB to-0.29 LSB.
목차
Abstract
1. Introduction
2. Proposed Architecture
3. Simulation Results
4. Conclusion
Acknowledgement
References
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