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저자정보
진현배 (인하대학교) 박형민 (인하대학교) 김태호 (인하대학교) 강진구 (인하대학교)
저널정보
대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第48卷 SD編 第2號
발행연도
2011.2
수록면
7 - 13 (7page)

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본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 0.13㎛ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100㎒이고, 해상도는 26㎰로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5㎱의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4㎽에서 최대 12.7㎽로 측정되었다.
#Time-to-Digital Converter(TDC) #Gated Ring Oscillator(GRO) #Vernier Delay Line(VDL) #1st-Order Noise Shaping

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 버니어 지연단(VDL)을 이용한 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)
Ⅲ. 측정 결과 및 분석
Ⅲ. 결론
참고문헌
저자소개

참고문헌 (10)

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1. [학술지(정기간행물)] - B. M. Helal / 2008 / A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance / IEEE Journal of Solid-State Circuits 43 (4) : 855 ~ 863 google schola 2. [학술지(정기간행물)] - M. Z. Straayer / 2009 / A Multi-Path Gated Ring Oscillator TDC With First-Order Noise Shaping / IEEE Journal of Solid-State Circuits 44 (4) : 1089 ~ 1098 google schola 3. [단행본] - J. Rogers / 2007 / Integrated Circuit Design for High-Speed Frequency Synthesis / Artech House google schola 4. [학술지(정기간행물)] - Hwang Kyu-dong / 2009 / An Area Efficient Asynchronous Gated-Ring Oscillator Time-to-Digital Converter / M.S,Electric Engneering google schola 5. [학술지(정기간행물)] - Ramakrishnan V / 2006 / A Wide-Range,High-Resolution,Compact,CMOS Time-to-Digital Converter / VLSI Design 2006 : 6 ~ google schola

이 논문의 저자 정보

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