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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2010.2
- 수록면
- 40 - 50 (11page)
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본 논문은 미세 CMOS 공정의 PMOS 트랜지스터에 높은 전류가 인가될 때 발생하는 기생 PNP 바이폴라 트랜지스터의 스냅백과 breakdown 동작에 초점을 맞춘다. 0.13 ㎛ CMOS 공정을 이용해 제작한 다양한 I/O 구조를 분석함으로써 PMOSFET의 ESD 손상 현상의 원인을 규명하였다. 즉, 인접한 다이오드로부터 PMOSFET의 바디로 전하가 주입됨으로써 PMOSFET의 기생 PNP 트랜지스터가 부분적으로 turn-on되는 현상이 발생하여 ESD에 대한 저항성을 저하시킨다. 2차원 소자 시뮬레이션을 통해 레이아웃의 기하학적 변수의 영향을 분석하였다. 이를 기반으로 새로운 PMOSFET ESD 손상을 방지하는 설계 방법을 제안한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. I/O 설계에의 영향
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (13)
참고문헌 신청
1. [학술대회논문] - R.A.Ashton / 2001 / Characterization of a 0.16 µm CMOS Technology using SEMATECH ESD Benchmarking Structures / Proceedings of 23rd EOS/ESD Symposium : 435 ~ 444
2. [학술대회논문] - G.Boselli / 2002 / Efficient pnp Characteristics of PMOS Transistors in Sub-0.13 µm ESD Protection Circuits / Proceedings of 24rd EOS/ESD Symposium
3. [학위논문] - C. H. Choi / 2002 / Modeling of Nanoscale MOSFETs / 박사 / Stanford University
4. [기타자료] - C.Duvvury / 2004 / ESD and latch-up reliability for nanometer CMOS technologies / IEDM Technical Digest : 933 ~ 936
5. [학술대회논문] - V.Gupta / 1998 / ESD-related process effects in mixed-voltage sub-0.5 ㎛ technologies / Proceedings of 20thEOS/ESD Symposium : 161 ~ 169
2. [학술대회논문] - G.Boselli / 2002 / Efficient pnp Characteristics of PMOS Transistors in Sub-0.13 µm ESD Protection Circuits / Proceedings of 24rd EOS/ESD Symposium
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4. [기타자료] - C.Duvvury / 2004 / ESD and latch-up reliability for nanometer CMOS technologies / IEDM Technical Digest : 933 ~ 936
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