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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 第46卷 SD編 第12號
발행연도
2009.12
수록면
105 - 112 (8page)

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본 논문에서는 0.35㎛ Bipolar-CMOS-DMOS(BCD)공정으로 설계한 스마트 파워 IC 내의 가드링 코너 영역에서 발생하는 비정상적인 정전기 불량을 관측하고 이를 분석하였다. 칩내에서 래치업(Latch-up)방지를 위한 고전압 소자의 가드링에 연결되어 있는 Vcc단과 Vss 사이에 존재하는 기생 다이오드에서 발생한 과도한 전류 과밀 현상으로 정전기 내성 평가에서 Machine Model(MM)에서는 200V를 만족하지 못하는 불량이 발생하였다. Optical Beam Induced Resistance Charge(OBIRCH) 와 Scanning Electronic Microscope(SEM)을 사용하여 불량이 발생한 지점을 확인하였고, 3D T-CAD 시뮬레이션으로 원인을 검증하였다. 시뮬레이션 결과를 통해 Local Oxidation(LOCOS)형태의 Isolation구조에서 과도한 정전기 전류가 흘렀을 때 코너영역의 형태에 따라 문제가 발생하는 것을 검증하였다. 이를 통해 정전기 내성이 개선된 가드링 코너 디자인 방법을 제안하였고 제품에 적용한 결과, MM 정전기 내성 평가에서 200V이상의 결과를 얻었다. 통계적으로 Test chip을 분석한 결과 기존의 결과 대비 20%이상 정전기 내성이 향상된 것을 확인 할 수 있었다. 이 결과를 바탕으로 BCD공정을 사용하는 칩 설계 시, 가드링 구조의 정전기 취약 지점을 Design Rule Check(DRC) 툴을 사용하여 자동으로 찾을 수 있는 설계 방법도 제안 하였다. 본 연구에서 제안된 자동 검증방법을 사용하여, 동종 제품에 적용한 결과 24개의 에러를 검출하였으며, 수정 완료 제품은 동일한 정전기 불량은 발생하지 않았고 일반적인 정전기 내성 요구수준인 HBM 2000V / MM 200V를 만족하는 결과를 얻었다.
#ESD(ElectroStatic Discharge) #MM(Machine-Model) #BCD(Bipolar-CMOS-DMOS) #T-CAD

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 정전기 평가방법 및 결과
Ⅲ. 불량 분석을 위한 실험
Ⅳ. 정전기 불량 방지 설계 방법
Ⅴ. 결론
참고문헌
저자소개

참고문헌 (10)

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1. [단행본] - Ban P. Wong / 2005 / Nano-CMOS Circuit and Physical Design / A John Wiley & Sons, INC : 157 ~ 158 google schola 2. [학술지(정기간행물)] - 박재영 / 2009 / 고전압 집적회로를 위한 래치업-프리 구조의 HBM 12kV ESD 보호회로 / 전자공학회논문지 - SD 46 (1) : 1 ~ 6 dbpia 3. [단행본] - Ajith Amerasekera / 2002 / ESD in Silicon Integrated Circuits / John Wiley & Sons : 27 ~ 28 google schola 4. [학술대회논문] - R.G. Wagner / 1993 / and Cost of EOS/ESD Damage In An IC Manufacturing Process / in proceedings of the 15th EOS/ESD symposium : 49 ~ 55 google schola 5. [보고서] - JEDEC Standard JESD22-A114-B / 2000 / Electrostatic discharge(ESD) sensitivity testing human body model google schola

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