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대한전자공학회 전자공학회논문지-CI 電子工學會論文誌 CI編 第43卷 第6號
발행연도
2006.11
수록면
10 - 16 (7page)

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본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 0.18 ㎛ CMOS 공정을 이용한 타이밍 시뮬레이션 측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ㎱로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교 했을 때 가산에 따른 지연시간이 작다.
#Decimal adder #Dynamic #CLA

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. BCＤ Addition
Ⅲ. 제안된 십진 가산기 구조
Ⅳ. 결과
Ⅴ. 결론
참고문헌
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