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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2004.4
- 수록면
- 289 - 296 (8page)
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고속 저전력 디지털 시스템을 위해 클록 스큐를 최소화하고 동적 파워 소모를 줄이는 새로운 클록 분배 방법을 제안하였다. 제안된 방법은 접힌 라인구조(FCL)과 위상 섞임 회로(phase blending circuit)을 이용하여 Zero-skew 특성을 갖는다. FCL에 적합한 라인 구조를 분석하기 위해, 마이크로 스트림과 코풀라너 라인을 FCL형 클록 라인으로 분배되었다. 시뮬레이션 결과는 10mm 떨어져 있는 두 리시버 사이의 최대 클록 스큐가 1GHz에서 10psec보다 적고 20mm 떨어져 있는 두 리시버 사이의 최대 클록 스큐는 1GHz에서 60psec보다 작음을 보였다. 또한, 공전, 전압, 온도 변화에 무관하게 클록 신호들의 스큐가 변하지 않음을 알 수 있었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 분배회로 설계
Ⅲ. 회로 구현
Ⅳ. 전송라인
Ⅴ. 시뮬레이션 결과
Ⅵ. 결론
참고문헌
저자소개
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[학술지(정기간행물)] - P. J. Restle, / May,2001 / A clock distribution network for microprocessors 36 (5) : 792 ~ 799
[학술지(정기간행물)] - A. Boni / April,2001. / LVDS I/O interface for Gb/s-per-pin operation in 0.35-mm CMOS 36 (4) : 706 ~ 711
[학술지(정기간행물)] - M. Bazes / 1991. / Two novel fully complementary self-biased CMOS differential amplifiers : 165 ~ 168
[학술지(정기간행물)] - B. W. Garlepp, / May,1999 / A portable digital DLL for high-speed CMOS interface circuits 34 (5) : 632 ~ 644
[학술지(정기간행물)] - J.K. WEE / May,2001 / A study of underlayer geome-try effects on interconnect line characteristics through S-parameter measurements : 1290 ~ 1294
[학술지(정기간행물)] - A. Boni / April,2001. / LVDS I/O interface for Gb/s-per-pin operation in 0.35-mm CMOS 36 (4) : 706 ~ 711
[학술지(정기간행물)] - M. Bazes / 1991. / Two novel fully complementary self-biased CMOS differential amplifiers : 165 ~ 168
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