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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.5
- 수록면
- 1 - 11 (11page)
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본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이프라인 구조를 사용하며 전체 ADC의 아날로그 회로를 변경하지 않고 첫 번째 단에 약간의 디지털 회로만을 추가하는 디지털 코드 오차 보정 기법을 적용한다. 첫 번째단에서 소자 부정합으로 인해 발생하는 코드 오차는 나머지 세 단에 의해 측정된 후 메모리에 저장되고 정상 동작 시 메모리에 저장된 코드 오차를 디지털 영역에서 제거하여 보정한다. 모든 MDAC 커패시터 열에는 주변 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하여 소자 부정합에 의한 영향을 최소화하면서 동시에 첫 번째 단의 소자 부정합을 보다 정밀하게 측정하도록 하였다. 시제품 ADC는 0.18㎛ CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 15비트 해상도에서 각각 0.78LSB 및 3.28LSB의 수준을 보이며, 50MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 67.2㏈ 및 79.5㏈를 보여준다. 시제품 ADC의 칩 면적은 4.2㎟ 이며 전력 소모는 2.5V 전원 전압에서 225㎽이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 파이프라인 구조의 ADC
Ⅲ. 디지털 코드 오차 보정 기법의 원리
Ⅳ. 제안하는 디지털 보정 기법을 적용한 ADC
Ⅴ. 시제품 ADC 제작 및 성능 측정
Ⅵ. 결론
참고문헌
저자소개
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Y. J. Cho , 2006 , A calibration-free 14b 70MS, s 3.3mm2 235mW 0.13um CMOS pipeline ADC with high-matching 3-D symmetric capacitors , Proc. CICC : 485 ~ 488
T. Shu , 1995 , A 13-b, 10-Msample, s ADC digitally calibrated with oversampling delta-sigma converter , IEEE J. Solid-State Circuits 30 (4) : 443 ~ 452
S. U. Kwak , 1997 , A 15-b, 5-Msample, s low-spurious CMOS ADC , IEEE J. Solid-State Circuits 32 (12) : 1866 ~ 1875
H. Van der Ploeg , 2005 , A 15-bit 30 MS, s 145 mW three-step ADC for imaging applications , Proc. ESSCIRC : 161 ~ 164
Y. Chiu , 2004 , Least mean square adaptive digital background calibration of pipelined analog- to-digital converters , IEEE Trans. Circuits Syst. I Fund. Theory Applicat 51 (5) : 38 ~ 46
T. Shu , 1995 , A 13-b, 10-Msample, s ADC digitally calibrated with oversampling delta-sigma converter , IEEE J. Solid-State Circuits 30 (4) : 443 ~ 452
S. U. Kwak , 1997 , A 15-b, 5-Msample, s low-spurious CMOS ADC , IEEE J. Solid-State Circuits 32 (12) : 1866 ~ 1875
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