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본 논문에서는 주로 고속 디지털 통신시스템 응용을 위해 고해상도, 저전력 및 소면적을 동시에 만족하는 45nm CMOS 공정으로 제작된 4단 파이프라인 구조의 12비트 100MS/s ADC를 제안한다. 입력단 SHA 회로에는 높은 입력 주파수를 가진 신호가 인가되어도 12비트 이상의 정확도로 샘플링할 수 있도록 게이트-부트스트래핑 회로가 사용된다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 높은 신호스윙을 얻기 위해 이득-부스팅 구조의 2단 증폭기를 사용하며, 넓은 대역폭과 안정적인 신호정착을 위해 캐스코드 및 Miller 주파수 보상기법을 선택적으로 적용하였다. 채널길이 변조현상 및 전원전압 변화에 의한 전류 부정합을 최소화하기 위하여 캐스코드 전류 반복기를 사용하며, 소자의 부정합을 최소화하기 위하여 전류 반복기와 증폭기의 단위 넓이를 통일하여 소자를 레이아웃 하였다. 또한, 제안하는 ADC에는 전원전압 및 온도 변화에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 다양한 시스템에 응용이 가능하도록 하였다. 제안하는 시제품 ADC는 45nm CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 최대 0.88LSB, 1.46LSB의 값을 가지며, 동적성능은 100MS/s의 동작속도에서 각각 최대 61.0dB의 SNDR과 74.9dB의 SFDR을 보여준다. 시제품 ADC의 면적은 0.43mm2 이며 전력소모는 1.1V 전원전압 및 100MS/s 동작속도에서 29.8mW이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 ADC 전체 구조
Ⅲ. 제안하는 ADC의 주요 회로 설계 기법
Ⅳ. 시제품 ADC 제작 및 성능 측정
Ⅴ. 결론
REFERENCES
참고문헌 (23)
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1. [학술지(정기간행물)] - B. W. Koo / 2011 / A Single Amplifier-Based 12-bit 100MS/s 1V 19mW 0. 13um CMOS ADC with Various Power and Area Minimized Circuit Techniques / IEICE Trans. on Electronics 94 (8) : 1282 ~ 1288
2. [학술대회논문] - C. Jack / 2010 / A zero-crossing based 12b 100MS/s pipeline ADC with decision boundary gap estimation calibration / Symp. VLSI Circuits Dig. Tech. Papers : 237 ~ 238
3. [학술지(정기간행물)] - Y. J. Kim / 2009 / A 0. 31pJ/conversion-step 12-bit 100MS/s 0. 13um CMOS A/D converter for 3G communication system / IEICE Trans. on Electronics 92 (9) : 1194 ~ 1200
4. [학술대회논문] - T. Ito / 2006 / 55mW 1. 2V 12-bit 100-MSps pipelined ADCs for wireless receivers / Proc. Eur. Solid-State Circuits Conf. : 540 ~ 543
5. [학술대회논문] - A. Loloee / 2002 / A 12b 80MSps Pipelined ADC Core with 190mW Consumption from 3V in 0.18um Digital CMOS / Proc. European Solid-state Circuits Conference : 467 ~ 470
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