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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2006.12
- 수록면
- 55 - 64 (10page)
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본 설계에서는 무선 랜 등 최첨단 무선 통신 및 고급영상 처리 시스템과 같이 고해상도와 높은 신호처리속도, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템 응용을 위해 기존의 보정기법을 사용하지 않는 14b 70MS/s 0.13㎛ CMOS A/D 변환기(Analog-to-Digital Converter : ADC)를 제안한다. 제안하는 ADC는 중요한 커패시터 열에 인접신호에 덜 민감한 3차원 완전 대칭구조의 레이아웃 기법으로 소자 부정합에 의한 영향을 최소화하였고, 3단 파이프라인 구조로 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 Nyquist 입력에서도 14비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 (gate-bootstrapping) 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 14비트에 필요한 높은 DC 전압 이득을 얻음과 동시에 충분한 위상 여유를 갖도록 하였으며, 최종 단 6b flash ADC에는 6비트 정확도 구현을 위해 2단 오픈-루프 오프셋 샘플링 기법을 적용하였으며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13㎛ CMOS 공정으로 요구되는 2.5V 전원 전압 인가를 위해 최소 채널길이는 0.35㎛를 사용하여 제작되었으며, 측정된 DNL 및 INL은 14비트 해상도에서 각각 0.65LSB, 1.80LSB의 수준을 보이며, 70MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 66㏈, 81㏈를 보여준다. 시제품 ADC의 칩 면적은 3.3㎟이며 전력 소모는 2.5V 전원 전압에서 235㎽이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 ADC 전체 구조
Ⅲ. 제안하는 ADC의 주요 회로 설계 및 레이아웃
Ⅳ. 두 가지 버전의 시제품 ADC 제작 및 성능 측정
Ⅴ. 결론
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