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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第46卷 第3號
발행연도
2009.3
수록면
60 - 68 (9page)

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본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65㎚ CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소 면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 1.4V<SUB>p-p</SUB>의 입력 신호를 ADC 내부 회로에서는 1.0V<SUB>p-p</SUB>으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65㎚ CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력 최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s 와 200MS/s의 동작 속도에서 각각 54.8㏈, 52.4㏈의 SNDR과 72.9㏈ 64.8㏈의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 0.76㎟이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6㎽의 전력을 소모한다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 ADC 전체 구조
Ⅲ. 제안하는 ADC 주요 회로 설계
Ⅳ. 시제품 ADC 제작 및 성능 측정
V. 결론
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