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학술저널
저자정보
박준상 (서강대학교) 안태지 (서강대학교) 안길초 (서강대학교) 이문교 (한화탈레스) 고민호 (한화탈레스) 이승훈 (서강대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제53권 제3호
발행연도
2016.3
수록면
46 - 55 (10page)

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본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45㎚ CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 0.70㎟의 면적을 차지한다. 시제품 ADC는 45㎚ CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작속도에서 각각 최대 64.2㏈의 SNDR과 78.4㏈의 SFDR을 보여준다. 본 시제품 ADC는 2.0VPP의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0㎽의 전력을 소모한다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 ADC 전체 구조
Ⅲ. 제안하는 ADC의 주요 회로 설계 기법
Ⅳ. 시제품 제작, 성능 측정 및 분석
Ⅴ. 결론
REFERENCES

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