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대한전자공학회 전자공학회논문지-SD 電子工學會論文誌 SD編 第45卷 第3號
발행연도
2008.3
수록면
69 - 76 (8page)

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본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60㏈, 63㏈ 수준의 SNDR과 70㏈, 75㏈ 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 0.78㎟, 0.81㎟이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163㎽, 0.176㎽이다.
#알고리즈믹 #닫힌 루프 샘플링 #전력 최소화 #ADC #CMOS

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 ADC 전체 구조
Ⅲ. 제안하는 ADC 주요 회로 및 설계
Ⅳ. 두 가지 버전의 시제품 ADC 제작 및 성능측정
Ⅴ. 결론
참고문헌
저자소개

참고문헌 (15)

참고문헌 신청
1. [학술지(정기간행물)] - P. W. Li / 1984 / A Ratio-Independent Algorithmic Analog-to- Digital Conversion Technique / IEEE J. Solid-State Circuits 19 (6) : 828 ~ 836 google schola 2. [보고서] - J. A. M. Jarvinen / 2006 / A 12-bit 32uW Ratio-Independent Algorithmic ADC : 58 ~ 59 google schola 3. [보고서] - N. Verma / 2006 / A 25uW 100kS/s 12b ADC for Wireless Micro-Sensor Applications : 222 ~ 223 google schola 4. [학술지(정기간행물)] - H. S. Lee / 1994 / A 12-b 600kS/s Digitally Self- calibrated Pipelined Algorithmic ADC / IEEE J. Solid-State Circuits 26 (4) : 509 ~ 515 google schola 5. [학술대회논문] - K. Satou / 1994 / A 12 bit 1 MHz ADC with 1mW Power Consumption / Proc. CICC : 515 ~ 518 google schola

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