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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.1
- 수록면
- 47 - 55 (9page)
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본 논문에서는 각종 고성능 디스플레이 등 주로 고속에서 저전력과 소면적을 동시에 요구하는 시스템 응용을 위한 임베디드 코어 생로서의 8b 240MS/s CMOS A/D 변환기 (ADC) 를 제안한다. 제안하는 ADC 는 아날로그 입력, 디지털 출력 및 전원을 제외한 나머지 모든 신호는 칩 내부에서 발생시켰으며, 본 설계에서 요구하는 240 MS/s 사양에서 연적 및 전력을 동시에 최적화하기 위해 2단 파이프라인 구조를 사용하였다. 특히 입력 단에서 높은 입력 신호 대역폭을 얻기 위해 개선된 부트스트래핑기법을 제안함과 동시에 잡음 성능을 향상시키기 위해 제안하는 온-칩 전류/전압 발생기를 온-칩 RC 저대역 필터와 함께 칩 내부에 집적하였으며, 휴대 응용을 위한 저전력 비동작 모드 풍 각종 회로 설계 기법을 적절히 웅용하였다.
제안하는 시제품 ADC 는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18 um CMOS 공정으로 별도로 제작되었고, 측정된 DNL 파 R α은 각각 0.49 ISB, 0% LSB 수준을 보여준다. 또한, 시제품 측정 결과 240 MS/s 샘플링 속도에서 최대 58 dB 의 SFDR 을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 l20 MHz 까지 증가하는 동안 38 dB 이상의 SNDR 과 50dB 이상의 SFDR 을 유지하였다. 시제품 ADC의 칩 면적은 136 mm²이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.
제안하는 시제품 ADC 는 듀얼모드 입력을 처리하는 DVD 시스템의 핵심 코어 셀로 집적되었으며, 성능 검증을 위해 0.18 um CMOS 공정으로 별도로 제작되었고, 측정된 DNL 파 R α은 각각 0.49 ISB, 0% LSB 수준을 보여준다. 또한, 시제품 측정 결과 240 MS/s 샘플링 속도에서 최대 58 dB 의 SFDR 을 얻을 수 있었고, 입력 주파수가 Nyquist 입력인 l20 MHz 까지 증가하는 동안 38 dB 이상의 SNDR 과 50dB 이상의 SFDR 을 유지하였다. 시제품 ADC의 칩 면적은 136 mm²이며, 240 MS/s 에서 측정된 전력 소모는 104 mW이다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 ADC 구조 및 회로 설계
Ⅲ. 시제품 ADC 제작 및 성능 측정
Ⅳ. DVD 시스템에 집적된 시제품 ADC
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (16)
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[학술지(정기간행물)] - H. Marie / July1998. / B acquisition interface with line-locked clock generator for flat panel display 33 (7) : 1009 ~ 1023
[학술지(정기간행물)] - A. M. Abo / May1999. / A 1.5-V, 10-bit, 14.3-MS/s CMOS pipelined analog-to-digital converter 34 (5) : 599 ~ 606
[학술지(정기간행물)] - L. Singer / feb.2000 / A 12b 65MSample/s CMOS ADC with 82dB SFDR at 120MHz : 38 ~ 39
[학술지(정기간행물)] - S. M. Yoo / May2002 / A 2.5V 10b 120Msample/s CMOS pipelined ADC with high SFDR : 441 ~ 444
[학술지(정기간행물)] - S. M. Yoo / feb.2003 / A 10b 150MS/s 123mW 0.18um CMOS pipelined ADC : 326 ~ 327
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