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논문 기본 정보

자료유형
학술저널
저자정보
Junghwan Yoo (Korea University) Jae-Sung Rieh (Korea University)
저널정보
한국전자파학회JEES Journal of Electromagnetic Engineering And Science Journal of Electromagnetic Engineering And Science Vol.17 No.2
발행연도
2017.4
수록면
98 - 104 (7page)

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This work describes the development and comparison of two phase-locked loops (PLLs) based on a 65-nm CMOS technology. The PLLs incorporate two different topologies for the output voltage-controlled oscillator (VCO): LC cross-coupled and differential Colpitts. The measured locking ranges of the LC cross-coupled VCO-based phase-locked loop (PLL1) and the Colpitts VCO-based phase-locked loop (PLL2) are 119.84−122.61 GHz and 126.53−129.29 GHz, respectively. Th e output powers of PLL1 and PLL2 are −8.6 dBm and −10.5 dBm with DC power consumptions of 127.3 mW and 142.8 mW, respectively. The measured phase noise of PLL1 is −59.2 at 10 kHz offset and −104.5 at 10 MHz offset, and the phase noise of PLL2 is −60.9 dBc/Hz at 10 kHz offset and −104.4 dBc/Hz at 10 MHz offset. The chip sizes are 1,080 μm × 760 μm (PLL1) and 1,100 μm × 800 μm (PLL2), including the probing pads.

목차

Abstract
I. INTRODUCTION
II. CIRCUIT DESIGN
III. EXPERIMENTAL RESULTS
IV. CONCLUSION
REFERENCES

참고문헌 (7)

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