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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.8
- 수록면
- 717 - 724 (8page)
이용수
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본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9～45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 회로설계
Ⅲ. 결론
References
참고문헌 (13)
참고문헌 신청
[학술대회논문] - A. Musa / 2010 / A 58~63.6 GHz quadrature PLL frequency synthesizer in 65 nm CMOS / Proceedings of IEEE Asian Solid-State Circuits Conference Digest of Technical Papers : 189 ~ 192
[학술대회논문] - T. Shima / 2011 / A 60GHz CMOS PLL synthesizer using a wideband injection-locked frequency divider with fast calibration technique / IEEE Asia-Pacific Microw. Conf : 1530 ~ 1533
[학술대회논문] - K. -H. Tsai / 2008 / A digitally calibrated 64.3-66.2 GHz phase-locked loop / IEEE Radio Frequency IC Symp. Dig : 307 ~ 310
[학술대회논문] - O. Richard / 2010 / A 17.5-to-20.94 GHz and 35-to-41.88 GHz PLL in 65 nm CMOS for wireless HD applications / 2010 IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers : 252 ~ 253
[학술대회논문] - M. C. Hammad / 2010 / A 40-GHz phase-locked loop for 60-GHz sliding-IF transceivers in 65 nm CMOS / ASSCC, 2010 IEEE Asian
[학술대회논문] - T. Shima / 2011 / A 60GHz CMOS PLL synthesizer using a wideband injection-locked frequency divider with fast calibration technique / IEEE Asia-Pacific Microw. Conf : 1530 ~ 1533
[학술대회논문] - K. -H. Tsai / 2008 / A digitally calibrated 64.3-66.2 GHz phase-locked loop / IEEE Radio Frequency IC Symp. Dig : 307 ~ 310
[학술대회논문] - O. Richard / 2010 / A 17.5-to-20.94 GHz and 35-to-41.88 GHz PLL in 65 nm CMOS for wireless HD applications / 2010 IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers : 252 ~ 253
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