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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.1
- 수록면
- 193 - 198 (6page)
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NOR type flash 32 x 32 array are fabricated by using the typical 0.35 ㎛ CMOS process. The structure of array is the NOR type with common source line. In this paper, optimized program and erase voltage conditions are presented to realize multi-bit per cell at the CSL-NOR array. These are considered selectivity of selected bit and disturbances of unselected bits. Retention characteristics of locally trapped-charges in the nitride layer are investigated. The lateral diffusion and vertical detrapping to the tunneling oxide of locally trapped charges as a function of retention time are investigated by using the charge pumping method. The results are directly shown by change of the trapped-charges quantities.
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/ 1967. / The variable threshold transistor, a new elec- trically alterable, non-destructive read-only storage device : 70 ~
/ 1979. / Space charge distribution limitation on scale down of MNOS memory devices : 374 ~
/ 1996. / A silicon nanocrystals based memory : 1377 ~
/ 1998. / Direct la- teral profile of hot-carrier-induced oxide charge and interface traps in thin gate MOSFET's 45 (11) : 512 ~
/ 2000. / a novel localized trapping, 2-bit nonvolatile memory cell 21 : 543 ~
/ 1979. / Space charge distribution limitation on scale down of MNOS memory devices : 374 ~
/ 1996. / A silicon nanocrystals based memory : 1377 ~
/ 1998. / Direct la- teral profile of hot-carrier-induced oxide charge and interface traps in thin gate MOSFET's 45 (11) : 512 ~
/ 2000. / a novel localized trapping, 2-bit nonvolatile memory cell 21 : 543 ~
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