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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2006.11
- 수록면
- 563 - 566 (4page)
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PLL design in order to keep specific frequency in this paper. Used PFD(Phase Frequency Detector) circuit is improved Conventional Circuit. Used charge pump and Loop Filter is Negative feedback differential Circuit. Use 5stages Ring Oscillator VCO in order to obtain exact frequency and design divider using D-FF in order to divide frequency. Designed PLL used standard CMOS 0.18㎛ processes and supply voltage is 1.8v and input Oscillator frequency is 20㎒, output frequncy is 800㎒ and we simulate using Hspice of Synopsys. The whole chip occupies the area of 290 ㎜ × 160㎜.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고 문헌
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