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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 신현철
- 발행연도
- 2017
- 저작권
- 광운대학교 논문은 저작권에 의해 보호받습니다.
이용수4
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본 논문은 60 GHz 대역 무선통신 규격 802.11ad/WiGig를 위한Sliding-IF 구조 RF 송수신기용 40 GHz 대역 CMOS PLL 주파수 합성기 설계와 연구과정을 다룬다. 40 GHz 대역의 주파수 출력을 위하여 간단한 구조의 VCO를 설계하였으며 광대역 출력을 위해 4-bit Capbank를 적용하였다. 또한 광대역에서 안정적인 주입 동기 방식 주파수합성기 동작을위하여, Series Inductive-Peaking 기법을 이용한 주파수분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 VCO 전체 주파수 범위에서 안정적으로 동기 되는 것을 보장한다. 또한 VCO와 ILFD 사이의 성능 저하를 일으키는 간섭을 상호간에 차단하기 위하여 LC-기반의 주입 동기 방식의 버퍼를 설계 하여 적용하였다. 본 논문의 주제인 40GHz 대역 PLL 주파수합성기는 삼성 65nm CMOS 공정으로 설계 및 제작되었으며, PLS(PostLayout Simulation) 결과로는 약 38~45 GHz 출력 주파수와 1 MHz 오프셋에서 평균 -94 dBc/Hz의 위상잡음 성능을 갖는다. 측정을 위하여On-Wafer Probing 기법을 사용했으며 제작된 칩의 Die Size는 1.0 x1.1 mm2 사이즈를 갖고, 1.2 V 전원 전압에서 출력 측정 버퍼를 포함하여74 mA의 전류를 소모한다.
목차
제 1장 서론 11.1 연구의 배경 11.2 논문의 구성 3제 2장 60GHz 대역 송수신기 42.1 Frequency Synthesizer Architecture 62.2 CML Divider and ILFD in the PLL 82.3 Wide-Locking Range ILFD 13제 3장 40GHz PLL 설계 143.1 VCO 143.2 IL-BUF 173.3 ILFD with Inductive-peaking Technique 203.3.1 The Fundamental of ILFD with Inductive-peaking Technique 24제 4장 40GHz PLL 구현 및 측정 354.1 Chip Layout and Microphotograph 354.2 Measurement 384.2.1 On-Wafer~Probing Measurement 384.2.2 Measurement Results 40제 5장 결론 43참고문헌 45
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