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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2008.5
- 수록면
- 283 - 286 (4page)
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본 논문에서는 offset calibration 기법을 적용한 3.3V 8-bit 1GS/s Folding-Interpolation (F/I) A/D 변환기를 제안한다. 제안하는 A/D 변환기의 구조는 FR (folding rate) 16, NFB (number of folding block) 2, IR (interpolation rate) 8의 factor 로 설계되었으며, 높은 FR 을 만족하기 위해서 double cascaded folding-interpolation 구조로 설계하였다. 또한 cascaded interpolation 은 resistive interpolation 기법과 current interpolation 기법을 순차적으로 구성하여 높은 IR 에 의한 왜곡현상을 최소화 하였다. 특히 고속의 샘플링 및 공정상의 오차에서 발생할 수 있는 A/D 변환기의 성능 저하를 보정하기 위해서 offset calibration 기법을 적용하였다. 제안한 A/D 변환기는 0.13㎛ 1-poly 6-metal n-well CMOS 공정을 사용하여 설계되었으며, 유효 칩 면적은 790㎛ x 1001㎛ 이고, 3.3V 전압에서 310㎽ 의 전력소모를 나타내었다. Offset 오차를 가정한 모의실험결과, 입력 주파수 9㎒, 샘플링 주파수 1㎓ 의 조건에서 SNDR 은 45.48㏈ 의 특성을 보이지만, calibration 회로를 구동 후 47.75㏈ 로 향상됨을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 제안하는 A/D 변환기의 모의실험
Ⅳ. 결론
참고문헌
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