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저널정보
대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2009년 SoC학술대회
발행연도
2009.5
수록면
24 - 27 (4page)

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본 논문에서는 65㎚ CMOS 공정을 이용한 1.2V 7-bit 1GS/S CMOS A/D 변환기 (ADC) 를 제안한다. 제안된 ADC 는 고속, 저 전력, 소 면적 구현에 적합한 folding/interpolation (F/I) 구조로 설계되었으며, 동적 성능 향상을 위해 ADC 입력단에 track and hold 회로 (T/H) 를 적용하였다. 또한 고속 동작에서 발생할 수 있는 conversion error 를 최소화 하기위go low jitter 특성을 지닌 PLL(phase locked loop) 과 전류로 delay 조절이 가능한 clock generator 를 사용하였다. 설계된 ADC는 1GS/s의 변환속도 nyquist 입력에서 38㏈ 이상의 SNDR 모의실험 성능을 보이며, 이때의 전력소모는 75㎽, 유효칩 면적은 0.29㎟이다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
감사의 글
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