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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2010.11
- 수록면
- 13 - 22 (10page)
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본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을 저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어 루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. 0.18㎛ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800㎒의 입력 위상 잡음을 갖는 1㎓ 입력 클록에 대하여 -13㏈ 이하로 개선된다. 또한, 40%∼60%의 듀티 사이클 에러를 갖는 1㎓ 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2㎓ 체배 주파수에서 50±1%이하로 보정된다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 이중 루프 DLL
Ⅲ. 회로구현
Ⅳ. 시뮬레이션 결과 및 토론
Ⅴ. 결론
참고문헌
저자소개
참고문헌 (13)
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1. [학술지(정기간행물)] - M-J. E. Lee / 2003 / Jitter Transfer Characteristics of Delay-Locked Loops-Theories and Design Techniques / IEEE J. Solid-State Circuits 38 : 614 ~ 620
2. [학술대회논문] - R. Farjad-Rad / 2002 / A 0.2-2-GHz 12-mW ultiplying DLL for low jitter clock synthesis in highly integrated data-communication chips / IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers : 76 ~ 77
3. [학술대회논문] - Amber Han-Yuan Tan / 2006 / Adaptive- Bandwidth Mixing PLL/DLL Based Multi- Phase Clock Generator for Optimal Jitter Performance / IEEE Custom Integrated Circuits Conf. (CICC),
4. [학술지(정기간행물)] - S. Sidiropulos / 1997 / A Semi-digital dual Delay Locked Loop / IEEE J. Solid-State Circuits 32 : 1683 ~ 1692
5. [학술지(정기간행물)] - Jin-Han Kim / 2006 / A 120-MHz-1.8-GHz CMOS DLL-Based Clock Generator for Dynamic Frequency Scaling / IEEE J. Solid-State Circuits 41 : 2077 ~ 2081
2. [학술대회논문] - R. Farjad-Rad / 2002 / A 0.2-2-GHz 12-mW ultiplying DLL for low jitter clock synthesis in highly integrated data-communication chips / IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers : 76 ~ 77
3. [학술대회논문] - Amber Han-Yuan Tan / 2006 / Adaptive- Bandwidth Mixing PLL/DLL Based Multi- Phase Clock Generator for Optimal Jitter Performance / IEEE Custom Integrated Circuits Conf. (CICC),
4. [학술지(정기간행물)] - S. Sidiropulos / 1997 / A Semi-digital dual Delay Locked Loop / IEEE J. Solid-State Circuits 32 : 1683 ~ 1692
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