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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2005.2
- 수록면
- 23 - 30 (8page)
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이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VLSI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 사용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 0.35-μm CMOS 공정으로 1796μm × 654μm 면적을 가지며 동작 전압 2.3v에서 75MHz~550MHz lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. Architecture of the Proposed Multi-Clock Generator
Ⅲ. 실험
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (8)
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[학술지(정기간행물)] - F.Anceau / feb1982. / A synchronous approach for clocking VLSI systems 17 : 51 ~ 56
[학술지(정기간행물)] - J.Rabaey / 1996. / Digital Integrated Circuits
[학술지(정기간행물)] - I. W. Young / nov1992. / A PLL clock generator with 5 to 110MHz of lock range for microprocessors 27 : 1599 ~ 1607
[학술지(정기간행물)] - T. H. Lee / Dec1994. / A 2.5 V CMOS delay-locked loop for 18 Mbit 29 : 1491 ~ 1496
[학술지(정기간행물)] - Mark A. Horowitz / nov1997. / A Semi digital Dual Delay-Locked Loop 32 (11)
[학술지(정기간행물)] - J.Rabaey / 1996. / Digital Integrated Circuits
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[학술지(정기간행물)] - T. H. Lee / Dec1994. / A 2.5 V CMOS delay-locked loop for 18 Mbit 29 : 1491 ~ 1496
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